研究团队来自实验室伯克利实验室宣布他们已经生产出宽度为 1 nm 的晶体管，比英特尔或三星等顶级半导体制造商目前可以生产的晶体管小 14 倍。
正如伯克利实验室在公共渠道正式宣布这一消息的帖子中所指出的，我们必须将 1 nm（十亿分之一米，或 0.000 000 001 m）的大小与头发的厚度（50,000 nm）进行比较宽的。特别是通过使用碳纳米管和二硫化钼 (MoS2) 基板实现的性能，这些结构比当前的硅基工艺更具耐受性。
这种性能不仅仅是简单的实验室改进，而是继续实现组件小型化的途径。因为当前的生产技术正在碰壁。或者更确切地说是量子。
5纳米墙
正如我们不断检验人类能达到100m以上的最高速度一样，电子元件的雕刻精细度也面临着极限。如果说过去生产工具是主要障碍，那么过去十年的进步凸显了更难以克服的物理障碍。宣布的穿越壁厚为 5 nm，低于该细度会出现不良效应：电子泄漏、隧道效应等。
晶体管是一种允许电流流动或不流动的开关。然而，当我们达到最精细的雕刻细节时，由于量子效应的出现，很难精确确定晶体管是处于开启还是关闭模式。在原子层面上，经典物理定律实际上被量子力学定律所破坏。这组定律破坏了我们对电流的理解，因为原子和电子开始以随机方式运行。一个无法容忍的机会：对于“经典”处理器来说，值等于 0 或 1，但这些量子效应引入了与“正常”电子设备不兼容的值概率概念。
探索途径
伯克利团队成功创建了一个晶体管宽度为 1 nm 的小型电路。为此，他们使用了碳纳米管化合物、具有独特性质但难以生产的分子以及二硫化钼 (MoS2) 基材。
有趣的是，这个实验室演示以一种探索性的方式遇到了大规模生产的现实：该过程是高度实验性的，用于接收这种新的 1 nm 宽电子电路的结构，矛盾的是，非常庞大！因此，此类技术不会在明年出现在我们的处理器中。然而，在半导体领域，克服5纳米障碍的紧迫性是存在的。
一个即将迎来极限的行业
各个创始人，即电子元件（处理器、传感器等）所基于的电子晶圆的生产商，习惯于交流他们的技术路线图，以使行业参与者能够预测产品设计。所以，无论是Intel、GlobalFoundries（例如AMD）、三星、台积电等玩家，都发布了4年、5年的愿景。从目前的情况来看，只有台积电宣布能够在2020年生产5nm芯片，其他最多也仅限于7nm。更进一步呢？还什么都没有。
现在，科学家在实验室开发的解决方案（例如这里提到的基于纳米管的电路）是否能够超越物理学目前强加给我们的限制还有待观察。如果我们想维持我们今天所知的权力和小型化竞赛，这是当务之急。
