研究團隊來自實驗室伯克利實驗室宣布他們已經生產出寬度為 1 nm 的晶體管，比英特爾或三星等頂級半導體製造商目前可以生產的晶體管小 14 倍。
正如伯克利實驗室在公共管道正式宣布這一消息的帖子中所指出的，我們必須將 1 nm（十億分之一米，或 0.000 000 001 m）的大小與頭髮的厚度（50,000 nm）進行比較寬的。特別是透過使用碳奈米管和二硫化鉬 (MoS2) 基板實現的性能，這些結構比目前的矽基製程更具耐受性。
這種性能不僅僅是簡單的實驗室改進，而是繼續實現組件小型化的途徑。因為目前的生產技術正在碰壁。或者更確切地說是量子。
5奈米牆
就像我們不斷檢驗人類能達到100m以上的最高速度一樣，電子元件的雕刻精細度也面臨極限。如果說過去生產工具是主要障礙，那麼過去十年的進步凸顯了更難以克服的物理障礙。宣布的穿越壁厚為 5 nm，低於該細度會出現不良效應：電子洩漏、隧道效應等。
電晶體是一種允許電流流動或不流動的開關。然而，當我們達到最精細的雕刻細節時，由於量子效應的出現，很難精確地確定電晶體是處於開啟還是關閉模式。在原子層面上，經典物理定律其實被量子力學定律所破壞。這組定律破壞了我們對電流的理解，因為原子和電子開始以隨機方式運作。一個無法容忍的機會：對於「經典」處理器來說，數值等於 0 或 1，但這些量子效應引入了與「正常」電子設備不相容的數值機率概念。
探索途徑
伯克利團隊成功創建了一個晶體管寬度為 1 nm 的小型電路。為此，他們使用了碳奈米管化合物、具有獨特性質但難以生產的分子以及二硫化鉬 (MoS2) 基材。
有趣的是，這個實驗室演示以一種探索性的方式遇到了大規模生產的現實：該過程是高度實驗性的，用於接收這種新的1 nm 寬電子電路的結構，矛盾的是，非常龐大！因此，此類技術不會在明年出現在我們的處理器中。然而，在半導體領域，克服5奈米障礙的迫切性是存在的。
一個即將到來的行業
各個創辦人，即電子元件（處理器、感測器等）所基於的電子晶圓的生產商，習慣於交流他們的技術路線圖，以使行業參與者能夠預測產品設計。所以，無論是Intel、GlobalFoundries（例如AMD）、三星、台積電等玩家，都發布了4年、5年的願景。從目前的情況來看，只有台積電宣布能夠在2020年生產5nm晶片，其他最多也僅限於7nm。更進一步呢？還什麼都沒有。
現在，科學家在實驗室開發的解決方案（例如這裡提到的基於奈米管的電路）是否能夠超越物理學目前強加給我們的限制還有待觀察。如果我們想維持我們今天所知的權力和小型化競賽，這是當務之急。
