晶片冠軍台積電計畫於 2025 年實現 2nm 刻蝕，這是半導體領域瘋狂競賽的重要一步。雖然幾年前我們幾乎沒有希望達到 5 奈米，但我們不僅已經在 2022 年進行了 4 奈米雕刻，另外3nm的路線圖已經完成2nm正在為產業化做準備。
來自台灣台積電的名為 N2 的 2 nm 技術不僅帶來了預期的能耗改善和性能提升，最重要的是帶來了下一個十年的新電晶體架構。
更節能（但功率適度增加）
2 nm 雕刻並沒有大幅增加電晶體密度（與 2 nm (N3E) 相比增加 10%），而是降低了能耗。劇烈：同等性能下，下降幅度將在 25% 到 30% 之間波動。這顯然是個好消息，特別是對於智慧型手機和所有嵌入式晶片而言。
相反，與 NE3 相比，這個過程可以讓你獲得力量……但沒有你想像的那麼多。是的，從紙面上看，從 3 奈米到 2 奈米似乎電路尺寸減少了 33%。或節省接近 25-30% 的能源。但 N2 並沒有增加 33% 的電晶體。因為處理器不僅由所謂的「邏輯」部分組成，還包含記憶體和類比元件。
而這兩個元件（SRAM和與電流控制相關的類比元件）不再像過去那樣減少。台積電在此展示了一個晶片範例，該晶片包含 50% 的邏輯部分（唯一充分利用電晶體尺寸縮小的優勢），同時還包含 30% 的 SRAM 記憶體和 20% 的類比元件。
事實上，台積電預計電晶體密度僅比 3 nm 多 10%。那麼到底要如何才能達到25-30%的消耗減少呢？感謝新型晶體管。
再見 FinFET，你好 GAAFET
正如我們已經告訴過你的那樣，台積電成功地讓「經典」FinFET 電晶體存活了很長一段時間。但這種鰭式晶體管結構（“fin”在英語中的意思是鰭、鰭）已經過時，另一種類型的晶體管將取而代之。台積電稱為nanosheet，英特爾稱為nanoribbon，最能說明問題的是三星的GAAFET名稱。因為它清楚地解釋了這些「奈米層/奈米線」穿過完全包圍它們的邏輯閘 –周圍柵極場效電晶體。
正是這種結構的本質，使電路之間更好地隔離，從而可以限制能耗。電路被完全包圍的事實使得可以更好地管理能量洩漏，在電壓方面有更大的自由度等。東芝於 1988 年提出的這項工藝的唯一困難是工業化。而台積電似乎是第一個為其未來客戶帶來好處的人——誰談論過蘋果？
來源 ： 安南德科技
