ในการแข่งขันเพื่อลดขนาดของวงจร Samsung ตั้งใจที่จะไม่อยู่อันดับสองตลอดไป และเปิดเผยแผนงานที่มีแนวโน้มจะเป็น 2 นาโนเมตรในปี 2568 และแกะสลัก 1.4 นาโนเมตรในปี 2570
ในขณะที่ Samsung เพิ่งเปิดตัวชิป 3 นาโนเมตรชุดแรกในเดือนมิถุนายนนี้ ผู้ก่อตั้งชาวเกาหลีก็ใช้ประโยชน์จากมันฟอรัมโรงหล่อซัมซุงเพื่อเปิดเผยส่วนหนึ่งของแผนงานในแง่ของการปรับปรุงกระบวนการแกะสลัก ซึ่งเริ่มต้นในปี 2025 ด้วยคลาสการแกะสลัก “เทียบเท่า 2 นาโนเมตร” ที่เรียกว่า SF2 (Samsung Foundry 2) ความบางที่จะให้ประสิทธิภาพการใช้พลังงาน 25% และประสิทธิภาพเพิ่มขึ้น 12% รวมถึงขนาดที่ลดลง 5% เมื่อเทียบกับ 3 นาโนเมตรของ Samsung ในปัจจุบัน
และโหนดแรกนี้จะไม่เพียงแต่ใช้ในการเบิร์นสมาร์ทโฟน แท็บเล็ต หรือโปรเซสเซอร์พีซีเท่านั้น แต่ Samsung กำลังพัฒนาความเป็นไปได้ที่จะใช้มันเพื่อผลิตความทรงจำด้วย (LPDDR5x, HBM3P) เมื่อ SF2 เริ่มต้นได้รับการพัฒนาแล้ว Samsung จะใช้เทคโนโลยีการแกะสลักนี้สำหรับการผลิตชิปประสิทธิภาพสูง (SF2P) ในปี 2026 และสำหรับชิปยานยนต์ (SF2A) ในปี 2027 จริงๆ แล้วการพัฒนากระบวนการเฉพาะถือเป็นภาระผูกพันในการออกแบบ ของชิปที่สำคัญ เช่น โปรเซสเซอร์ที่เกี่ยวข้องกับยานยนต์ หากเราสามารถทนต่อการขัดข้องของแอปพลิเคชันสมาร์ทโฟนได้ ข้อผิดพลาดประเภทนี้จะไม่สามารถยอมรับได้ในยานพาหนะที่เดินทางด้วยความเร็ว 130 กม./ชม. และหากโปรแกรมต้องเป็นรูปธรรม โครงสร้างของชิปก็เช่นเดียวกัน
อ่านเพิ่มเติม: ชิปแกะสลักขนาด 3 นาโนเมตร: เหตุใดความเป็นผู้นำของ Samsung จึงไม่เด็ดขาด(กรกฎาคม 2565)
คุณทราบที่นี่ว่าระบบการตั้งชื่อของ Samsung ไม่ได้รวมถึงการกล่าวถึงนาโนเมตรทุกที่ ดังที่ TSMC และ Intel ได้ทำอยู่แล้ว และด้วยเหตุผลที่ดี: นาโนเมตรไม่ใช่หน่วยวัดที่ถูกต้องสำหรับทรานซิสเตอร์อีกต่อไป เนื่องจากค่านี้เป็นเพียงส่วนยอดของภูเขาน้ำแข็งเท่านั้น ส่วนของชิปที่แกะสลักจริง ๆ ในขนาด 2 นาโนเมตรนั้นค่อนข้างเล็ก
SF1.4 สำหรับปี 2027 และความเชี่ยวชาญของ GAAFET ในฐานะสินทรัพย์หรือไม่
ในเวลาเดียวกันกับที่ Samsung ตั้งเป้าที่จะแกะสลักชิปรถยนต์ขนาด 2 นาโนเมตร (ขออภัยใน SF2A) ชาวเกาหลีสัญญาว่าจะแนะนำการแกะสลักทั่วไปใน 1.4 นาโนเมตรที่เรียกว่า SF1.4 ซึ่งเราได้บอกคุณไปแล้ว- การแกะสลักที่ดูเหมือนทำลายสถิติ จนถึงขณะนี้ Intel พูดเฉพาะเกี่ยวกับกระบวนการ Intel 18A (18 อังสตรอม หรือ 1.8 นาโนเมตร) ในแผนงานนี้ซึ่งเริ่มต้นจาก 3 นาโนเมตรไปจนถึง 1.4 นาโนเมตร Samsung กำลังนับเทคโนโลยีหนึ่งที่มีข้อได้เปรียบเป็นพิเศษ นั่นก็คือ โครงสร้างของทรานซิสเตอร์ ในความเป็นจริง ชาวเกาหลีเป็นคนแรกที่ได้นำโครงสร้างเชิงพื้นที่ใหม่ของทรานซิสเตอร์ที่เรียกว่า "Gate All Around Field Effect Transistor" หรือ GAAFET มาใช้ ด้วยประตูที่ครอบคลุมวงจรทั้งหมด รูปแบบแห่งอนาคตนี้รับประกันการควบคุมกระแสที่ไหลผ่านวงจรได้ดีขึ้น
โครงสร้างนี้ซึ่งตั้งทฤษฎีโดยสถาบัน IMEC ของเบลเยียม ซึ่งเป็นหน่วยวัดเซมิคอนดักเตอร์ที่แท้จริงซึ่งมีบริษัทใหญ่ๆ ทั้งหมดในภาคส่วนนี้เข้าร่วม จะถูกนำมาใช้ไม่เพียงแต่โดย TSMC เท่านั้น แต่ยังรวมถึง Intel ด้วย (ซึ่งเรียกว่า RibbonFet) แต่ด้วยการบูรณาการเทคโนโลยีนี้ก่อนคู่แข่ง Samsung หวังว่าจะเป็นผู้นำในการปรับปรุงกระบวนการนี้ โครงสร้างนี้ต้องใช้เวลาก่อนที่จะเชี่ยวชาญอย่างเต็มที่ โดยรู้ว่าโครงสร้างนี้อยู่บนทรานซิสเตอร์อย่างแม่นยำ (และไม่ใช่บน SRAM เป็นต้น) ว่าสามารถบรรลุความละเอียดในการแกะสลักขั้นต่ำได้
เราสามารถวาดเส้นขนานกับ Intel ซึ่งเป็นเจ้าแรกที่รวมทรานซิสเตอร์ FinFET เข้าด้วยกัน และสามารถสร้างสิ่งมหัศจรรย์ได้สูงถึง 10 นาโนเมตร ในโหนดนี้ Intel จึงได้ประโยชน์จากความหนาแน่นของทรานซิสเตอร์ที่มากกว่า 7 นาโนเมตรของ TSMC แต่น่าเสียดายสำหรับ Intel ที่มีประสิทธิภาพด้านพลังงานน้อยกว่าและผลตอบแทนต่ำกว่า
Samsung จึงมีโรดแมปเชิงรุก และเช่นเดียวกันกับ TSMC ซึ่งกำลังสร้างสายการผลิตขนาด 2 นาโนเมตร หรือ Intel ซึ่งมีเป้าหมายที่จะฟื้นคืนมงกุฎในฐานะราชาแห่งการย่อส่วนตั้งแต่ปี 2025 การต่อสู้เพื่อย่อส่วนนั้นยากขึ้นเรื่อยๆ โดยมีผู้เล่นน้อยลงเรื่อยๆ แต่เธอก็ดุร้ายเหมือนกัน
🔴 เพื่อไม่พลาดข่าวสาร 01net ติดตามเราได้ที่Google ข่าวสารetวอทส์แอพพ์-
แหล่งที่มา : อานันท์เทค
