Intel เตรียมผลิตชิปโดยการซ้อนวงจรลอจิกในรูปแบบ 3 มิติ

บ่อยครั้งเรามีความคิดสร้างสรรค์มากที่สุดในสภาวะที่ยากลำบากที่สุด:ใบหน้าถึงความยากในการลดเซสกระบวนการแกะสลัก Intel อยู่ในทางตัน ในขณะที่ทีเอสเอ็มซีและ Samsung แกะสลักชิปของพวกเขาไว้ที่ 7 นาโนเมตร ในขณะที่ Intel ล้าหลังและยังคงติดอยู่ที่ 14 นาโนเมตร แต่นอกเหนือจากการปรับปรุงกระบวนการแล้ว (ประทับตรา 14 นาโนเมตร ++!) และการประกาศการเปลี่ยนไปใช้ 7 นาโนเมตรที่กำลังจะเกิดขึ้น – ในช่วงปี 2562- – อินเทลไม่ได้นั่งเฉยๆ และวันนี้ประกาศเปิดตัวเทคโนโลยี “Foveros”-

ชื่อนี้ซ่อนกระบวนการผลิตชิปประเภท “SoC” (ระบบบนชิป) ซึ่งทำงานคล้ายกับ (สุด ๆ) เลโก้. ออสเตรเลียแทนเพื่อออกแบบชิปเสาหินซึ่งมีชิปลอจิกทั้งหมด (CPU,จีพียู-หน่วยความจำฯลฯ-แต่ที่ไม่ยืดหยุ่นมากนัก ซับซ้อนในการออกแบบและผลิตด้วยโฟเวรอส อินเทลสามารถผลิตสินค้าแยกกันได้ มีข้อดีหลายประการ: แต่ละองค์ประกอบสามารถผลิตได้ด้วยเทคโนโลยีการแกะสลักที่เหมาะสมที่สุด ชิปเป็นแบบโมดูลาร์ และสามารถปรับให้เข้ากับความต้องการอื่น ๆ ได้อย่างง่ายดาย ฯลฯ แต่มีข้อจำกัดที่สำคัญคือขนาดของชุดประกอบ Intel และบริษัทอื่น ๆ ในขณะนี้ประกอบเฉพาะวงจรลอจิกในสองมิติเท่านั้น การแพร่กระจายของส่วนประกอบที่ทำให้ชิปขั้นสุดท้ายใหญ่โต,เหมือนกับที่ Intel มีนำเสนอ ออสเตรเลียงานซีอีเอส2018ซึ่งรวมถึง CPU, aจีพียูเอเอ็มดีและหน่วยความจำ HBM

เทคโนโลยีโฟเวรอสช่วยให้คุณสามารถเอาชนะขีดจำกัดนี้ได้โดยการประกอบวงจรต่างๆ ในรูปแบบ 3 มิติ กล่าวคือ การนำวงจรหนึ่งมาซ้อนกัน โดยใช้ “ผู้ขัดขวาง» หรือแม้กระทั่งโดยการพัฒนาวงจรแอคทีฟ (ซีพียู) ซึ่งสามารถรองรับวงจรอื่นๆ ได้ (หน่วยความจำ ฯลฯ) Intel จะสามารถสร้างชิปขึ้นมาได้”แซนวิช” ซึ่งจะมีมากขึ้นง่ายเพื่อพัฒนาเท่านั้นโซซีทั้งหมดบูรณาการและสมบูรณ์ยิ่งขึ้นส่วนประกอบและสำหรับขนาดเดียวกัน เพียงพอที่จะให้ Intel กลับไปสู่การแข่งขันเพื่อการย่อขนาดแม้จะมีการอุดตันที่ 14 นาโนเมตรหรือไม่?

ยากที่จะคาดเดาแต่ถ้าเทคโนโลยีถือเซสสัญญาทางเทคนิค (การใช้พลังงาน ประสิทธิภาพ) กระบวนการโฟเวรอสสามารถสนับสนุน Intel ในเชิงเศรษฐกิจได้พระคุณด้วยต้นทุนการผลิตที่ต่ำกว่าของSoC แบบคลาสสิกเพื่อความยืดหยุ่นในการออกแบบที่มากขึ้น

🔴 เพื่อไม่พลาดข่าวสาร 01net ติดตามเราได้ที่Google ข่าวสารetวอทส์แอพพ์-