在缩小电路尺寸的竞赛中，三星并不打算永远保持第二名的地位。并公布了路线图，承诺在 2025 年实现 2 nm 雕刻，从 2027 年开始实现 1.4 nm 雕刻。
虽然三星今年 6 月刚刚推出了第一批 3nm 芯片，但这位韩国创始人利用了其三星代工论坛揭示其改进雕刻工艺方面的部分路线图。因此，从 2025 年开始推出“2 nm 等效”雕刻等级，称为 SF2（Samsung Foundry 2）。与三星当前的 3 纳米工艺相比，其厚度可提高 25% 的能源效率、提高 12% 的性能以及减小 5% 的尺寸。
第一个节点不仅用于烧录智能手机、平板电脑或 PC 处理器：三星正在开发将其用于生产存储器（LPDDR5x、HBM3P）的可能性。一旦开发出最初的SF2，三星将在2026年将这种雕刻技术用于高性能芯片（SF2P）的生产，并在2027年用于汽车芯片（SF2A）的生产。具体工艺的开发实际上是设计的义务关键芯片，例如汽车相关处理器。如果我们可以容忍智能手机应用程序崩溃，那么对于时速 130 公里的车辆来说，这种类型的错误是不能容忍的。如果程序必须是具体的，那么芯片的结构也是如此。
另请阅读： 3纳米刻制芯片：为何三星的领先优势不那么决定性（2022 年 7 月）
您在这里注意到，三星的命名法在任何地方都没有提到纳米，而台积电和英特尔已经这样做了。这是有充分理由的：纳米不再真正是晶体管的正确测量单位，因为这个值仅代表冰山一角——芯片中实际以 2 nm 雕刻的部分相当小。
2027 年的 SF1.4 和掌握 GAAFET 作为资产？
与此同时，三星的目标是在 2 nm 工艺下雕刻汽车芯片（抱歉，是 SF2A），韩国承诺推出1.4 nm 的一般雕刻称为 SF1.4，我们已经告诉过您。雕刻似乎打破了记录，英特尔迄今为止只谈论过其英特尔 18A 工艺（18 埃，或 1.8 纳米）。在这个从 3 nm 到 1.4 nm 的路线图中，三星特别依赖一项技术来占据优势：晶体管的结构。事实上，韩国人是第一个实现晶体管新空间构造的人，称为“全栅场效应晶体管”或 GAAFET。凭借包围整个电路的栅极，未来的这种形式有望更好地控制流经电路的电流。
这种结构由比利时 IMEC 研究所理论化，该研究所是名副其实的半导体圣殿，该领域的所有主要公司都参与其中，不仅台积电也将使用这种结构，英特尔（称为 RibbonFet）也将使用这种结构。但是，通过在竞争对手之前整合这项技术，三星希望在改进流程方面处于领先地位。事实上，这种结构需要时间才能完全掌握，因为要知道正是在晶体管上（而不是在 SRAM 上）才能实现最小的雕刻精度。
我们可以与英特尔相提并论，英特尔是第一个集成 FinFET 晶体管的公司，并且能够在 10 纳米以下创造奇迹。在这个节点上，英特尔受益于晶体管密度高于台积电7纳米的晶体管密度。但不幸的是，英特尔的能源效率较低，产量也较低。
因此，三星制定了积极的路线图。正在建设2纳米生产线的台积电也是如此。或者是英特尔，其目标是从2025年起重新夺回小型化之王的桂冠。小型化之战越来越难，参与者越来越少。但她同样凶猛。
来源 ： 安南德科技
